凌存科技推出硅电容与中介层系统级供电方案

随着算力芯片的功耗越来越高，供电这件事也变得越来越难办。电流的需求持续增加，去耦电容必须无限贴近芯片才能够改善供电性能。 企业研发团队面临的麻烦远不止于此，电容、基板和仿真往往要分别找不同厂商对接，各家接口互不兼容，出了问题有时还会互相推诿，导致工程师的精力大量消耗在沟通和适配上。 中介层产能紧缺、排期时间长，更是让项目进度充满了不确定性。既然电容必须贴近芯片，甚至要埋进封装内部，为何不能有一家供应商，把电容、中介层以及前期仿真一起打包做了？ 破局之道：从器件供应商到系统级交付商 为何需要打包做？这是因为在之前的芯片研发模式里，产业链的分工十分明确。做逻辑芯片设计的公司只负责 GPU 和 SOC 芯片的设计，做封装测试的负责把芯片给包起来，各种电子元器件则由专门的供应商负责提供。这种模式在芯片制程比较宽裕的时代运转得很好，但是随着 AI 算力芯片的快速迭代，传统边界正在被打破。 当芯片的算力愈来愈强，它需要的电流也愈来愈大，而且电流的变化速度极快。为了应付这种瞬态的大电流，供电网络的设计必须非常精细。 前面提到，作为供电网络里的蓄水池，去耦电容必须被安放在离芯片核心非常近的位置，甚至要被直接埋进封装内部或中介层里。这就导致了一个跨界的难题，那些原本只负责做元器件的厂商，现在必须懂得先进封装的工艺；而原本只负责芯片封装的企业，又需要熟悉元器件的物理特性。一旦这些环节分属于不同企业，大量时间就会浪费在跨公司的技术对齐和反复验证上。 假设有一个厂商能够把从底层器件到先进封装的全链路打通，直接将一个完整方案交付给客户，那么研发效率将会得到极大的提升。 其实很多头部企业的研发团队，并不害怕技术本身的挑战，他们最头疼的是在几家供应商之间来回地传话，一旦出现了兼容性问题，通常需要耗费几周甚至几个月时间去排查责任，这种内耗严重拖慢了产品上市的步伐。 来自苏州的凌存科技给出的解决方案，正是上面这种系统级的统筹交付。他们放弃提供单一器件的做法，把高容硅电容、硅中介层以及先进封装和仿真设计整合在一起，从而能够输出完整的供电网络解决方案。 在当前的行业生态中，兼具硅电容制造与硅中介层制造能力的企业并不多见，凌存正在把这两块关键拼图放在同一个屋檐之下，这样一来就能为算力芯片客户提供一站式的系统级交付服务。 这种身份上的转变，意味着凌存需要承担更多的系统工程责任，但也意味着客户可以省去大量多头对接的麻烦。对于算力芯片这类动辄涉及千万级研发投入的项目来说，供应链的确定性往往比单项参数的领先更加重要。 （来源：凌存） 凌存的解法：从第一天就介入，让专业的人包揽系统难题 当客户开始规划下一代算力芯片的时候，凌存团队能够在项目的第一天就会介入。在传统的采购模式里面，客户往往需要自己先完成初步设计，然后再去市场上寻找参数合适的元器件，拿回来测试之后一旦发现不匹配，就得再去重新选型，过程之中充满了盲盒般的试错风险。 而在凌存的新模式之下，仿真团队会带着专业的设计平台提前驻场，协助客户把电源完整性分析和信号完整性分析做在前面。芯片内部的供电就像城市的自来水管网一样，水压要足够的大，供水要足够的快，还要保证管道不会因为水压变化导致破裂。 通过前期的仿真分析，工程师能够提前排查出潜在的阻抗不匹配问题，从而能够避免大量无谓的返工。很多高密度的封装设计，因为其内部布线极其复杂，假如没有前期的精准模拟，很容易在流片之后才发现供电不足，最终造成巨大的经济损失。 在供电的核心器件上，凌存打造了 HD 系列高容硅电容。传统的陶瓷电容在应对极高频率的电流波动的时候，通常受限于材料的物理特性，容易产生比较大的寄生电感，导致电容反应较为迟钝。 图 | HD 系列产品图（来源：凌存） 凌存的高容硅电容系列，采用 12 英寸工艺，基于 DTC+VIC 双制造平台，容值密度最高能够达到 3500 nf/mm2，等效串联电阻只有 0.9 mOhm-mm2，等效串联电感更是只有 0.5 pH-mm2。Interposer 产品系列中，具备 5UTM+内嵌电容 1200 nf/mm2 和 9UTM+内嵌 2100 nf/mm2，2 种产品平台，用于满足不同客户的不同 HBM 系列的需求。 这些极致的物理参数，意味着它可以用极快的速度响应电流的波动，把电压牢牢地控制在合理的范围内。更加重要的是，因为其采用了与芯片制造相似的半导体工艺，所以这种电容的一致性非常高。 客户在拿到大批量产品的时候，完全无需像过去使用陶瓷电容那样进行繁复的海量筛选和校准，直接就能够投入自动化产线，为大规模的量产扫清了障碍。借此生产出来的高一致性的元器件，让工程师在写设计报告和做可靠性评估时也能心里更有底。 把供电的问题解决之后，互联的问题同样不容忽视。当前，算力芯片已经进入多芯片集成的时代，各个功能模块的芯片需要通过高密度的线路

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